三建技術課程
2025/08/25(一),09:30-16:30
台北+台南+視訊
為提高最先端AI/HPC系統層級性能，透過Si/Organic interposer和Si bridge的微細配線，將HBM與GPU/CPU side-by-side連接的“2.5D integration”大規模開發的進展受到期待。元件性能的提升體現在使用TSV進行記憶體晶片3D堆疊所實現的寬頻帶HBM等技術中。未來，為了應對各種產品用途的邏輯元件高性能化、新型元件的time-to-market設計、開發成本效益提升的市場需求，需要將具有不同功能的專用晶片進行3D堆疊連接，從而實現3D-SoC元件的性能提升。因此，3D堆疊連接的微細化已接近晶片層的多層接線(BEOL)，本課題將闡述3D堆疊連接過程，並概述未來開發中的關鍵主軸。
一、Latest device packaging to improve system level performance
二、Chiplet integration to aggregate different tiny functional chips with different process nodes
三、2.5D/3.5D integration on Si/Organic interposer and use of Si bridge
四、Fundamentals of basic process technologies for 3D chiplet integration
4-1 - Logic-on-memory chip stacked SoC using RDL, micro-bumping
4-2 - TSV, Hybrid bonding (W2W, CoW),
4-3 - Pitch scaling of 3D chip stacking
五、Closing and Q&A
東芝記憶體、東芝(株)退役專家／專長於半導體封裝設備及材料領域
任職東芝半導體期間，曾歷經Si晶圓、LSI製程開發(先端Device精細化)、Bumping、ChipｰPackage Interaction、半導體設備3D-IC製程開發、Memory事業（TSV、WLP、模組的產品化開發）
6615、6300、5985元/團報1、2、3位
■團報3位可參加線上視訊
■多場視訊方案優惠，敬邀HR來信索取
| 報名1位 | 報名2位 | 報名3位 | |
|---|---|---|---|
| 原價 (+) | 6,615 | 6,300 | 5,985 |
| 自費 (=) | 6,615 | 6,300 | 5,985 |